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中間発表3

1/29(月)の13:00から214で3回目の中間発表が行われ、

前回の中間発表の時点で立てた計画がうまく行ったか、
うまく行かなかったならどこを直せば良いか、
この機会に評価して必要なら計画を立て直す事をお勧めします。


とのことそうです。

まだ一度も発表資料を作成したことがないので、今回は発表資料を作らせて頂きたいと思います。
まだ十分時間がありますので、27日(土)までにみなさん現在の進捗と今後の予定を書いて頂
いたら幸いです。(harry)



ハードウェア

☆制御回路・周辺機器
前回の時点で立てた計画 → まったくもって上手くいっていない。
改善策 → 危機感のLevel UP!

進捗状況

制御回路:
パイプラインの全てのステージ(2つ)を書き終えた。
TOPレベルで接続して、ひとまず完成。(FPUなし)
fibが動くようになったらFPUを乗せる 

SRAM:
動いた…っぽい。
微妙なバグ?があるので検証・修正予定。

USB:
sramの4MB読み出しにも熱く応えてくれた。
多分大丈夫。

今後の予定:
動作検証。まずは実機でfib!
コンパイラが出来る頃にはFPUを乗せ終わっているように。

☆FPU
 ・精度の測定と、不具合の修正が終了
 ・今後は高速化とパイプライン化


ソフトウェア


☆ライブラリ
 ・Cで書いたものをOCamlで書き直した
 ・計算の精度を多めにとっているので、今後は精度をぎりぎりまで
  落とすなどして高速化する予定

☆アセンブラ

 とりあえず完成
 ラベルのところはとりあえず逐次に文字列照合するようにしてあり、
 今後この部分などのをもっと効率よくする予定

☆シミュレータ

 とりあえずFPUの大部分を追加しました。
 まだきちんとテストしていません。
 なぜか最後のビットがずれたりしています。


コンパイラ


  • 先月中に完成させる予定であったが、未だ完成せず
  • 残った課題:レジスタ割り付け, アセンブリ生成, 最適化
  • 来月中旬までにアセンブリコードを生成できるものを完成させ、それから最適化
  • ある程度テストしながら進めているので、完成したときにはfibもmin-rtも通るはず…



とりあえず発表資料を作ったので添付します。こんなものでいいのかな?
一応pdf,odpの両形式作ったので、全員見れるはず。
修正すべき点がありましたらぜひ教えてください(はりー)

見ました。とても見やすくて良いと思います。
アセンブラは別に高速化しなくても良いような気がしますが…。ラベル関連でまた仕様を変えてもらうかもしれないので、その時はよろしくお願いします。
シミュレータのバグらしき現象は単なる誤差によるもののような気がしますが…。最下位1桁分くらいの誤差はよく出ますし。
こうしてみると、コンパイラが一番進んでいませんね…。すみません。(buyobuyon)


いやいや、とんでもないです。
シミュレータはほとんどぶよぶよさんが作ってくれたし、アセンブラのジャンプのラベルの処理もその助言で大変
助かっています。コンパイラ係りはぶよぶよんだけ格別すごいことを挑戦しているわけだから、ぜひぜひ時間を
かけてすごいものをを作ってくださいね。(harry)

ライブラリについての記述なのですが、まだ「とりあえず動くと思われる」ものができているだけなので、少なくとも「完成」という状態ではないです。できればこのページにある通りの書き方にしていただけるとありがたいです。
他の部分は問題ないと思います。(tsuy)

きれいな資料!お疲れ様ですm(_ _)m
こんな時間で恐縮ですが、2月中旬はレイトレ厳しいと思います…。
拡張基盤のことと、試験後はすでに9日!ということで。
無理せず3月までということにしたほうが良いかなぁと思うのですが、どうでしょう?
あ、あと、コンパイラはharryの言うとおり!
完成が遅くても構わないから、buyobuyon氏が納得いくものを作ってください☆
私も頑張ります(>_<) (yastak)


みなさんご意見ありがとうございます。
修正後の資料を添付します。
発表直前になって添付するなんて本当に申し訳ございません。(m_m)
(harry)